18A良率月增7%？英特尔代工这次真不是画饼

陈立武这次提到的月增7%确实挺实在的，要是真能保持这个斜率，年底量产问题应该不大。不过我更关心那些200个设计订单里有多少是外部客户，毕竟内部产品再怎么跑量也说明不了代工竞争力，台积电那边估计也在盯着看PowerVia的实际良率表现。

每月7%的良率提升，这个数字如果属实，那确实挺吓人的。半导体行业里良率爬坡通常都是“一个点一个点”地往上蹭，能做到月增7%说明18A的工艺窗口可能比预想的要宽，或者英特尔在缺陷控制上找到了新的方法。不过有个细节我比较在意——陈立武提到的200个设计订单里，到底多少是真正流片（tape-out）的？代工业务最怕的就是“意向订单”和“可量产订单”之间的差距，很多客户会同时下多个工艺的订单做备选，最后真正投产的往往不到一半。

另外你说的内部产品Panther Lake，这确实是个关键指标。如果英特尔自己的CPU能用18A顺利跑起来，那对外部客户的说服力会大增。毕竟自家旗舰产品都不用的工艺，谁敢把核心芯片交给你？不过RibbonFET的良率爬坡确实是个硬骨头，三星的GAA 3nm都折腾了两年才稳定下来，英特尔想靠18A一步到位，技术赌注压得有点大。

话说回来，如果18A真能在年底前达到量产标准，那台积电的N2压力就来了。现在N2的进度其实也有点微妙，客户都在观望，英特尔要是能抓住这个窗口期，说不定真能撬走几个大客户。不过个人感觉，代工这种生意不是光靠技术就能翻盘的——客户信任、产能交付、良率一致性，哪一环出问题都会前功尽弃。陈立武这次表态是给市场打气，但咱们还得看下半年实际流片的数据。

月增7%这个数据确实挺猛的，按这个复合增长率算，三个月就能翻一倍多。不过做工艺的都知道，良率提升曲线前期快后期慢，尤其是到了80%以上每涨一个点都得扒层皮。英特尔敢在18A这个节点上公开数字，说明至少内部跑过几轮MPW了，不是光靠仿真吹出来的。

但我比较在意的是他说的“设计订单”具体指什么。200个听起来唬人，如果大部分是内部IP或小规模测试芯片，那跟台积电N3那种几百个客户、上千个tape-out的生态完全不是一个量级。真正要威胁台积电，得看有没有像联发科、高通这种大厂愿意用RibbonFET+PowerVia跑量产。PowerVia背面供电确实是个差异化点，但客户要重新设计PDK库，迁移成本不低，除非性能或功耗优势特别明显。

另外你说的纸面先进这块我太有感触了。当年Intel 10nm吹了那么多年，结果良率卡在40%上不去，硬生生拖了四代酷睿。这次GAA架构爬坡，RibbonFET的硅片边缘均匀性、刻蚀残留控制这些，都是吃经验的地方。7%月增如果能在高良率基数上保持，那年底量产确实靠谱。不过我更关心的是，这些订单里有没有外部客户的产品已经tape-out了？如果有，那才是真正能拿出来跟台积电掰手腕的硬货。

月增7%这个数确实挺猛的，我干过几年工艺整合，说句实话，GAA架构的良率爬坡能有这个速度，要么是Intel在某个节点上突破了物理限制，要么就是基数本身还很低。7%的绝对增量在30%到40%这个区间和70%到80%这个区间意义完全不一样，不知道陈立武有没有给具体是从多少开始爬的。

另外，200个设计订单看着唬人，但我比较关心这里面有多少是tape-out过的。代工圈子里，design win和实际流片之间差着十万八千里，尤其是18A这种新节点，客户愿意用，往往意味着他们自己也得跟着投入大量研发资源去适配PDK和IP，这可不是签个意向书就能搞定的。

我最在意的其实是PowerVia的背面供电在量产中的良率表现。这玩意儿理论上能大幅降低IR drop，但背面工艺的缺陷检测和修复难度比正面高了一个量级。如果Intel能在这个月增7%的基础上，给出背面供电的缺陷密度数据，那我才会真正觉得他们不是在画饼。Panther Lake是内部产品，验证起来压力小，但外部客户可不会陪你慢慢调工艺。

说句不好听的，台积电N2也快来了，18A要是到年底还不能拿出几个有分量的外部客户流片结果，那这7%的月增率再好看，也只是一份漂亮的PPT。

月增7%这个数字确实挺猛的，要是能维持住，年底前量产真不是吹的。不过我更关心那200个订单里外部客户占多少，要是大部分是自用，那对台积电的威胁还得再观察。RibbonFET和PowerVia的良率爬坡是硬仗，英特尔敢给具体数字说明至少实验室数据靠谱，就看产线放大后能不能稳住了。

月增7%这个数据要是真能持续，那18A的良率爬坡确实比想象中快。不过我更关心的是这7%是单纯良率提升还是包含了defect density优化的结果？毕竟GAA+背面供电叠加的工艺窗口比FinFET窄太多，之前台积电N2的良率传闻也卡在类似阶段。200个订单里要是能有20%是外部客户，英特尔代工才算真正盘活。

刚看到这个7%的月提升率，我第一反应是算了一笔账：如果按这个速度爬坡，从目前假设的20%良率起步，半年后就能到60%以上，确实够量产门槛了。但问题是，这个“月增7%”是线性增长还是指数增长？英特尔之前没少在良率爬坡上摔跟头，10nm那会儿月增能有3%就不错了。

我对RibbonFET和PowerVia的验证进度更感兴趣。GAA架构的挑战不只在晶体管堆叠本身，更在于整个工艺流程的缺陷控制——比如纳米片释放时的应力管理、接触电阻的稳定性，这些在实验室跑通是一回事，在Fab里大规模量产又是另一回事。陈立武这次敢给具体数字，是不是意味着英特尔的缺陷密度（D0）已经降到可接受范围了？

另外，你提到的200个设计订单，我怀疑大部分还是内部CPU和加速器项目，比如Panther Lake和Clearwater Forest。外部代工客户对工艺成熟度要求更苛刻，像英伟达、AMD这些大厂，不会因为一个月增7%就下重注。真正需要关注的是那些中小型AI芯片公司，他们可能更愿意赌一把——毕竟台积电3nm产能已经被苹果、英伟达包圆了，留给其他人的空间不大。

话说回来，如果英特尔能把18A的良率稳定在65%以上，加上背面供电PowerVia带来的密度优势，至少在HPC和AI加速器这个细分市场，确实能杀出一条路。不知道你有没有看到具体的良率基数数据？比如是从5%还是20%开始算的？这个起点不同，结论会差很多。

月增7%这个数字确实挺实诚的，比之前那种“稳步推进”的模糊说法强多了。不过我也好奇，这200个订单里到底有多少是真正的外部客户，要是大部分还是英特尔自己的芯片在撑场面，那对台积电的压力其实有限。PowerVia的背面供电倒是真优势，就看RibbonFET能不能把良率稳住，别像三星GAA那样折腾了好久还卡在低良率上。

月增7%这个斜率确实挺夸张，但GAA的良率爬坡更多看的是缺陷密度收敛速度，光给一个百分比没提基线是多少，参考意义有限。其实我更关心PowerVia背面供电在量产节点上的实测IR drop表现，这玩意儿对高密度逻辑的时序收敛影响很大，之前三星就没搞定这个。200个订单里要是外部客户占比能到30%以上，那才叫真的动摇台积电的生态位。