正面PK英伟达、英特尔、Arm。
智东西7月23日圣何塞报道，刚刚，在年度AMD Advancing AI大会上，AMD董事会主席兼CEO苏姿丰博士连放大招，发布AMD最强AI芯片Instinct MI455X GPU、“最强智能体CPU”Venice、“最强机架级AI基础设施”Heilos，还有一款专为机器人设计的Ryzen芯片。
总体来看，今日AMD连宣7项重磅发布：
- 机架级AI平台Heilos
- 服务器CPU“Venice”
- Instinct MI400系列GPU（包括MI455X和MI430X）
- 风冷PCIe GPU MI350P
- AI软件栈ROCm.ai
- 本地AI开发者平台“Gorgon Halo”
- Kria AI机器人系统模块&开发者平台
同时，苏姿丰公布了AMD GPU、CPU、机架级AI基础设施的最新路线图。
GPU产品中，MI500系列预计明年发布，采用下一代HBM，支持更大的纵向扩展网络，并引入新的铜互连和光互连技术；MI600系列正在开发中，将于2028年发布。
下一代MI500的推理吞吐量将飙升到MI300X的2000倍以上。
服务器CPU中，今天发布的第六代“Venice”是AMD首款2nm服务器CPU，首用512线程和PCIe 6.0；第七代服务器CPU“Florence”将采用新一代制程节点和内存，预计2028年出货；第八代“Ravenna”正在开发中，预计2030年出货。
机架AI基础设施中，近三年路线图如下：
- Helios今日发布，采用“Venice” CPU、MI455X系列GPU、Pensando “Vulcano” AI NIC和“Salina” DPU。
- Helios 500明年问世，将采用“Verano” CPU、MI500系列GPU、Pensando “Como” AI NIC和“Monza” DPU。
- Helios 600计划2028年出货，将采用“Ferrara” CPU、MI600系列GPU、Pensando “Palma” AI NIC和“Levanzo” DPU。
GPU方面，MI455X采用台积电2nm和3nm工艺技术，基于CDNA 5架构，拥有3200亿颗晶体管，采用Chiplet和先进3D堆叠封装技术，将12个计算Chiplet及I/O Chiplet与432GB HBM4结合，FP4峰值算力达40PFLOPS。
Signal65近期发布的一份独立报告显示，用多个主流开源模型做真实工作负载测试，上一代AMD MI355X GPU的吞吐量接近甚至超过英伟达B200，且具备高性价比。
AMD还推出一张面向企业服务器的风冷PCIe GPU——Instinct MI350P，拥有144GB HBM3e、4TB/s显存带宽、PCIe 5.0×16，最高TBP 600W，也可配置至450W，单卡可支持最高2600亿参数规模的模型。
MI350P每美元每秒产生的Token数量是英伟达RTX Pro 4000的4.2倍。
AMD内部重点测试了自主威胁检测和运行个人智能体两个场景，通过Token路由，一部分请求发送给云端前沿模型，另一部分则路由到运行在EPYC和MI350P上的开放权重模型，最终将Token成本降低约43%，本地运行工作负载的响应速度最高提高约3倍。
这种云端前沿模型与企业本地模型结合的混合架构，将成为企业AI的重要部署方式。
机架AI基础设施方面，AMD详细对比了Helios与英伟达Vera Rubin机架。Helios在FP4性能、FP8性能、HBM容量与带宽、横向扩展带宽方面都更胜一筹。
这些是AMD在Helios上实测出的MI455X性能：HBM带宽达20TB/s，FP4算力达20PFLOPS，单GPU纵向扩展带宽为3.2TB/s，横向扩展带宽为190GB/s。
AMD高管称，这些是“GPU厂商迄今公开过的最高实测数字”。
CPU方面，AMD将“Venice”跟本周刚披露的英伟达Vera CPU性能数据作对比：“Venice”的吞吐性能达到Vera的2.2倍，每核性能在开箱状态、还没做性能调优的情况下就领先20%。
搭载“全球最强智能体CPU”的机架，自然也就是“全球最强智能体CPU机架”。
本地AI方面，AMD Ryzen AI Max 400系列的高端升级版“Gorgon Halo”，拥有192GB统一内存，本地可运行3000亿参数级大模型。
物理AI方面，AMD发布Ryzen AI Embedded X100系列处理器、Kira AI机器人开发者平台、Kria AI系统模块、Kria AI机器人软件套件，并晒出机器人“朋友圈”。
AMD还强调了自家产品组合能把自主机器人从身到脑“承包”：
- Kira AI：机器人的“大脑”，负责高级感知和推理。
- Versal AI Edge：机器人的“脊柱”，负责高速数据与自适应计算。
- Zynq UltraScale+：机器人的“关节”和实时控制。
- Spartan UltraScale+：传感器连接与底层接口。
软件方面，AMD发布了ROCm.ai软件栈，并放出跑MiniMax M3、DeepSeek-V4 Pro的演示视频。
在这场发布会中，我们看到很多中国合作伙伴和模型的名字。比如字节、腾讯、阿里、月之暗面、联想等企业，以及MiniMax、DeepSeek、Kimi、Xiaomi MiMo、GLM、Qwen等模型。
有意思的是，除了发布自家AI芯片外，AMD还在会上宣布与美国AI芯片公司Cerebras Systems建立技术合作伙伴关系，共同推出一种全新的解耦式AI推理解决方案，将AMD Helios机架级解决方案与Cerebras晶圆级引擎相结合，预计这两个计算引擎协同工作，每瓦每秒Token将提升到5倍。
Cerebras计划在其数据中心部署AMD Helios系统，该联合解决方案预计今年下半年通过Cerebras Cloud推出。
苏姿丰说，去年AMD预测AI加速器市场到2028年将达到约5000亿美元，但今天看来，它有些保守了。AMD现在预计，到2030年，AI加速器市场规模将达到约1.4万亿美元（约合人民币9.48万亿元）。
这意味着到本十年末，届时AI加速器市场的规模，将接近今天整个半导体市场的规模。
未来会出现多种不同类型的加速器。苏姿丰预计GPU仍将占据这个市场的绝大部分，因为AI算法依然处于早期阶段，工作负载还在快速变化，这种环境更有利于具备可编程性的GPU及其软件生态。
会后，苏姿丰及多位AMD高管接受智东西等全球媒体提问。苏姿丰谈道，AMD在服务器CPU领域拥有无可争议的领先地位，正在为未来AI计算需求铺设自己的道路，从MI450到MI500将是重大跃迁。
AMD认为自己的市场机会到2030年可以达到约2万亿美元（约合人民币13.54万亿元），希望在所参与的细分市场中实现快于市场的增长。
MI455X GPU：2nm制程+HBM4显存，
AI算力达40PFLOPS
AMD Instinct MI455X GPU是AMD迄今最先进的AI芯片，也是全球首款2nm GPU芯片。
MI455X基于新一代AMD CDNA 5架构，拥有3200亿颗晶体管，最高配备432GB HBM4显存，支持FP4、FP6、FP8等AI数据格式。
该GPU采用Chiplet设计，其中计算Chiplet采用台积电2nm制程工艺，其他Chiplet采用不同工艺。
与上一代MI355X相比，MI455X实现了代际跨越：
- 432GB HBM4显存，比当前竞品先进方案高50%。
- 理论显存带宽最高23.3TB/s，提升至上一代的2.9倍。
- MXFP8峰值浮点算力达20PFLOPS，是上一代的4倍。
- MXFP4峰值浮点算力达40PFLOPS，是上一代的4倍。
跑DeepSeek-V4 Flash模型时，MI455X的Token吞吐量最高可达到MI355X的34倍，每百万Token成本最高可降低至原来的1/18。
MI455X的GPU创新主要集中在计算、缓存与内存系统、实际工作负载效率。
相较MI300/MI350系列，MI400系列的内部架构有些调整，在这一代计算架构中改用WGP（Workgroup Processor，工作组处理器）作为核心计算组织单位，而没有沿用计算单元（Compute Unit）的表述。
XCD（Accelerator Complex Die）包含WGP。每个XCD有2个Shader Engine，2个Shader Engine被封装在一个计算Chiplet中。每个Shader Engine物理实现17个WGP，其中启用16个，另一个用于提高制造良率。
每颗GPU具有两个全局L2缓存，每个容量为96MB。
MI455X与MI355X的一项重要区别是，L2缓存由多个计算Chiplet共享，每组8个Shader Engine共享一个全局L2。而在MI300/MI350系列中，每个Chiplet拥有自己的L2缓存。
因此，新一代重新划分了不同裸片之间的逻辑功能。两个L2缓存通过AMD Infinity Fabric连接并保持一致性。HBM4位于Infinity Fabric另一侧，两个L2均可访问整个显存空间。Infinity Fabric还把GPU核心与显存系统连接到纵向扩展域内的其他GPU，以及横向扩展网络。
逻辑重新划分也对应新的Chiplet划分方式。
L2缓存被移到FCD，即Fabric and Cache Die（Fabric与缓存裸片）。FCD位于XCD下方，构成3D堆叠结构。每个FCD包含一个96MB L2缓存，对应6组HBM4接口，与8个Shader Engine相连。
整颗GPU包含2个FCD，通过中央Infinity Fabric链路连接，芯片两端还配置I/O Die。
XCD采用台积电N2工艺，FCD和I/O Die则采用适合缓存与I/O的N3P工艺，封装周围有12组HBM4。
